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AS3643
Datasheet, Confidential - E l e c t r i c a l C h a r a c t e r i s t i c s
Table 4. Electrical Characteristics (Continued)
Symbol
Parameter
Condition
Min
Typ
Max
Unit
t LOW
t HIGH
t SU:STA
LOW Period of SCL
Clock
HIGH Period of SCL
Clock
Setup Time for a
Repeated START
Condition
1.3
0.6
0.6
μs
μs
μs
Data Hold Time
Data Setup Time
t HD:DAT
t SU:DAT
t R
t F
t SU:STO
C B
C I/O
7
8
Rise Time of Both
SDA and SCL Signals
Fall Time of Both SDA
and SCL Signals
Setup Time for STOP
Condition
Capacitive Load for
Each Bus Line
I/O Capacitance
(SDA, SCL)
C B — total capacitance of one bus line in pF
0
100
20 +
0.1C B
20 +
0.1C B
0.6
0.9
300
300
400
10
μs
ns
ns
ns
μs
pF
pF
1. For VBAT=4.5V, SCL=1.8V, SDA=1.8V maximum I STANBY is <16μA.
2. To improve efficiency at low output currents, the active part of the internal switching transistor PMOS is reduced
in size to 1/5 its original size. This reduces the current required to drive the PMOS transistor and therefore
improves overall efficiency at low output currents.
3. Due to slope compensation of the current limit, I LIMIT changes with duty cycle.
4. The logic input levels V IH and V IL allow for 1.2V or 1.8V supplied driving circuit
5. A pulldown current of 36μA is equal to a pulldown resistor of 42k ? at 1.5V
6. After this period, the first clock pulse is generated.
7. A device must internally provide a hold time of at least 300ns for the SDA signal (referred to the V IHMIN of the
SCL signal) to bridge the undefined region of the falling edge of SCL.
8. A fast-mode device can be used in a standard-mode system, but the requirement t SU:DAT = to 250ns must then
be met. This is automatically the case if the device does not stretch the LOW period of the SCL signal. If such a
device does stretch the LOW period of the SCL signal, it must output the next data bit to the SDA line t R max +
t SU:DAT = 1000 + 250 = 1250ns before the SCL line is released.
www.austriamicrosystems.com/AS3643
1.5-4
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